高速接口解决规划

拥有专利的YouPHY-DDR先进技术

UG环球官网半导体提供的YouPHY-DDR技术是一个齐全的子系统，，，它不仅蕴含DDR节制器（controller），，，物理层（PHY）和接口单元（I/O），，，并且蕴含出格开发的调试和测试软件。该规划可支持LPDDR2、、 DDR3、、LPDDR3、、DDR4、、LPDDR4和DDR5等利用，，，支持从667Mbps 到4800Mbps的数据传输速度。YouPHY-DDR是基于中芯国际从130纳米到14纳米的各类先进工艺而开发，，，创制了一个无法超过的集高速度与低功耗机能于一体的DDR。其特有的动态自校准逻辑（DSCL）和动态自适应位校准技术(DABC)，，，可自动赔偿芯片级、、封装级、、板级和存储器级此外工艺/电压/温度（PVT）颠簸而产生的器件机能差距，，，以及实现传输字节间的斜交自动赔偿。YouPHY-DDR可以为客户提供最高机能、、最低功耗、、最小面积和最快上市功夫的DDR接口IP规划。

DDR子系统主题特点：：

 DDR节制器

• 切合DFI 4.0的 DDR节制器架构，，，拥有高度矫捷性且可定制

• 支持蕴含AXI, AHB 和FIFO-based等接口在内的可高达32种指标接口

• 用户可定制的仲裁节制器(scheduler)

 

 DDR PHY

• 齐全的DDR和谈training

?  CA training

?   DQ read training

?   DQ write training

?   Write leveling

?   Vref training

• PHY与DFI 4.0 兼容，，，并可向下兼容DFI尺度，，，以方便客户与原有的早期DFI版本兼容集成

• PHY蕴含动态自校准逻辑（DSCL）技术

?  能够凭据由制作工艺引起的静态变量和使用温度、、电压和数据模式引起的动态变量，，，自动赔偿DDR接口时序

• PHY蕴含动态自适应位校准（DABC）技术

?  自动赔偿每条lane中的各个位（bit）的差距

• 动态自校准逻辑能够提供最低可达0.5 – 1时钟周期的PHY延时

• 动态自校准逻辑可通过硬件流程急剧实现系统配置

• 更高的持久系统不变性

• 提供矫捷的PHY布图，，，以达到业界最小的PHY面积

• PHY和可配置的IO能够harden到一路便于利用

• Combo PHY可选项蕴含:

?  DDR2/DDR3 PHY Combo

?  LPDDR2/DDR3 PHY Combo

?  LPDDR2/LPDDR3/DDR3 PHY Combo

?  DDR3/DDR4 PHY Combo

?  LPDDR3/4 + DDR3 PHY Combo

 

 DDR I/O

• 高机能，，，低抖动DDR IO

• 低功耗/面积小

• 通过硅验证

 

IP交付和设计支持

DDR节制器作为RTL交付，，，而PHY和IO作为加固宏指令交付，，，以适应指标芯片平面和面板。如有需要，，，UG环球官网半导体能够交付齐全加固的DDR子系统（节制器，，，PHY以及IO）

PHY交付物

网表, SDF, LEF, LIB, Verilog，，，按时汇报及技术文档。 

IO交付物

所有PHY交付物的框架领导和评估 

技术领导

UG环球官网为DDR IP提供齐全的疆域和集成指南，，，并在流片前对DDR子系统实现进行了技术评估。技术支持在硅验证后也会持续提供。

LPDDR4-4266 眼图